LABORATORIO N°2 “BASES DEL DISEÑO GEOMÉTRICO DE ASICs”

“Año de la Universalización de la Salud”[pic 1][pic 2]

  [pic 3]

   UNIVERSIDAD NACIONAL MAYOR    DE SAN MARCOS

    (Universidad del Perú, DECANA DE AMERICA)

FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA Y TELECOMUNICACIONES

CURSO:                   LABORATORIO DE MICRO/NANO SISTEMAS ELECTRONICOS

TEMA:                                          

                                 LABORATORIO N°2

                                 “BASES DEL DISEÑO GEOMÉTRICO DE ASICs”

PROFESOR:            DR. RUBEN VIRGILIO ALARCON MATUTTI

ALUMNO:                DIAZ MACHUCA DANIEL

CÓDIGO:                 10190017

2020

LABORATORIO No 2

“BASES DEL DISEÑO GEOMÉTRICO DE ASICs”

1. Presentar el Layout mínimo del inversor realizado por Ud. Considerar para el layout el esquema de la Fig A y la Fig B del diagrama de barras (STICK). Tratar de conseguir un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D:

[pic 4][pic 5]

Layout realizando en Microwind2 según las indicaciones requeridas en las dimensiones mínimas.

Vista en 2D[pic 6]

Vista en 2D[pic 7]

Podemos apreciar la vista de corte en 2D la cual nos muestra la estructura del inversor CMOS, la cual está compuesta por un par de transistores, nMOS y pMOS. Además de ello, podemos apreciar la lista de capas (Layer List) con sus respectivas medidas (altura/grosor) utilizadas en el diseño de nuestro Inversor.

Vista en 3D

[pic 8]

Vista en 3D, la cual nos muestra la estructura de nuestro inversor de una forma más clara, además de ello podemos apreciar la composición paso a paso de dicha estructura (Next Step).

1. Para el layout del inversor (muestre el procedimiento empleado):

1. Hallar la frecuencia máxima de operación

Para calcular la frecuencia máxima de operación debemos tener en cuenta el tiempo de respuesta en la salida (output). En la siguiente figura se puede observar que el tiempo de respuesta en la bajada (cambio de un 1 a 0 lógico) es de 2ps, mientras que el tiempo de respuesta en la subida (cambio de un 0 a 1 lógico) es de 20ps (tiempo de retraso máximo).

(Tiempo de bajada-cambio de un 1 a 0 lógico) es de 2ps

(Tiempo de subida-cambio de un 0 a 1 lógico) es de 20ps

Tiempo de retraso máximo=20 ps[pic 9]

[pic 10]

[pic 11]

[pic 12]

1. El área ocupada del layout

[pic 13]

DIMENSIONES DEL LAYOUT

• LADO 1: 40λ=40*(0.125 μm) =5 μm
• LADO 2: 50λ=50*(0.125 μm) =6.25 μm
• AREA = 31.25 [pic 14]

1. Para el layout del inversor, extraer la descripción CIR (Spice) y la descripción CIF (Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas principales de la sintaxis y describir sus contenidos.

Buscar en libro y/o internet la información necesaria.

1. En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante líneas punteadas, indique las dimensiones de L, W, identifique las capacidades parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura A, use una figura similar solo para esta pregunta.

Descripción CIR (Spice) [pic 15]

• Transistor tipo NMOS (W y L)

[pic 16]

W=6*λ=6*(0.125 μm) =0.75 μm

L=2*λ=2*(0.125 μm) =0.25 μm

• Transistor tipo NPMOS (W y L)

[pic 17]

W=6*λ=6*(0.125 μm) =0.75 μm

L=2*λ=2*(0.125 μm) =0.25 μm

• Capacitancias Parasitas

[pic 18]

1. En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante

  líneas punteadas, identifique los valores de las coordenadas (X,Y) que definen las capas de polisilicio, difusiones, contactos y metal. Ver figura A, use una figura similar solo para esta pregunta.

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