Diferencias Del Lenguaje Verilog Y Vhdl

Centro de Enseñanza Técnica Industrial

División de Ciencias Administrativas

Metodología de la Investigación

Lenguajes de descripción: diferencias entre los lenguajes VHDL y Verilog.

Realizado por: Rodrigo Flores Maldonado

Guadalajara, Jal., 30 de noviembre de 2010

Índice.

Introducción. 3

Capitulo I. Marco Contextual 4

1.1 Cuadro de análisis de congruencia. 4

Capítulo II. Marco Conceptual. 5

2.1 antecedentes históricos. 5

2.2 planteamiento del problema. 6

2.3 importancia del problema. 6

2.4 alcances y limitaciones. 6

Capitulo III. Marco Teórico. 7

3.1 antecedentes teóricos. 7

Capitulo IV. Marco Metodológico. 9

4.1 metodología 9

4.2 hipótesis. 9

4.3 objetivos. 9

4.3.1 objetivo general. 9

4.3.2 objetivos específicos. 9

4.4 variables. 9

4.4.1 variables dependientes. 9

4.4.2 variables independientes. 9

4.5 sujetos. 9

4.6 instrumento de medición. 10

4.7 procesamiento de datos. 11

4.8 análisis estadístico. 12

Capitulo V. Marco Operativo. 18

5.1 diseño de la investigación. 18

5.2 recursos requeridos. 18

5.2.1 recursos materiales. 18

5.2.2 recursos financieros. 18

5.2.3 recursos humanos. 18

Capitulo VI. Conclusiones. 19

6.1 conclusión general. 19

6.2 conclusiones especificas. 19

6.3 conclusiones analíticas. 19

Anexos. 20

Introducción.

Los alumnos de la carrera de electrónica y comunicaciones son quizás de los alumnos del CETI que más necesitan de programar PLC’s (controlador(es) lógicos programables por sus siglas en ingles), para estos existen dos lenguajes que nos permiten hacerlo: el lenguaje VHDL y el lenguaje Verilog.

Ambos son lenguajes de descripción, pero ¿Cuál de ellos es mejor? ¿Cuál se adapta más a mis necesidades? ¿Qué diferencias existen entre cada uno? ¿Cuál es más fácil de programar?

Todas estas preguntas nos surgen a la hora de programar, y mas a la hora de realizar un proyecto, por esta razón es la que decidí hacer esta investigación, para dar a los alumnos de electrónica de los próximos semestres una guía para elegir la mejor opción para programar PLC’s.

Durante la investigación se detalla la historia de los dos lenguajes, las diferencias mas notables, opiniones de algunas personas con experiencia en la programación de PLC’s, lo cual, espero te ayude a poder elegir en un futuro la mejor opción, la que mas se acomode a tus necesidades y metas, para que tu proyecto sea lo mas eficiente;).

CAPÍTULO I: MARCO CONTEXTUAL

|.|. Planteamiento del problema

Saber cuáles son las diferencias entre estos dos tipos de lenguajes de programación para la programación de circuitos. Para poder decidir al momento de hacer programas en el futuro, cuando tengamos que hacer nuestro proyecto, que lenguaje utilizar y hacernos el trabajo más fácil.

1.2. Justificación

En la materia de sistemas digitales estamos viendo el lenguaje de programación VHDL, pero la maestra nos comento que también existen otros lenguajes de programación. La razón por la que decidí investigar este tema es para saber que lenguaje sería más conveniente aprender para la hora que lo tengamos que llevar a cabo en nuestros futuros trabajos, cuando tengamos que programar diversas funciones en nuestro proyecto de titulación.

1.3. Objetivos

Con esta investigación se tratara de explicar y orientar a los que la lean a elegir el mejor lenguaje, más eficiente y fácil de usar a la hora de programar PLD’s

1.3.1. Objetivo general

Conocer que lenguaje es más eficiente a la hora de programar

1.3.1.1. Objetivos específicos

- Conocer los lenguajes de programación que existen.

- Saber las características de cada uno

- Pedir opiniones de quienes ya los han utilizado.

1.4. Hipótesis

Yo pienso que las principales diferencias entre los lenguajes VHDL y Verilog es la finalidad de la programación del circuito, también pienso que es diferente en las palabras reservadas y el lenguaje utilizado. Ya que en la mayoría de los lenguajes de programación, a la hora de hacer un programa, nos encontramos que la estructura o método es el mismo, solo que varían en ciertas palabras o formas de escribirlo.

1.5 Variable

Las variables de mi tema son las siguientes. Los lenguajes de descripción, programación, VHDL y Verilog, el propósito, circuito, palabras reservadas.

1.5.1 Variables independientes:

VHDL, ya que no depende de nadie, es un lenguaje de descripción, pero no es un tipo de lenguaje que se desprenda de algún otro.

Verilog, ya que no depende de nadie, es un lenguaje de descripción, pero no es un tipo de lenguaje que se desprenda de algún otro.

Circuito, esta no depende de nadie, ya que es lo que se desea hacer o programar.

Lenguajes de descripción, ya que es el que vamos a utilizar, pero es independiente uno de otro, solo se elegirá cual usar.

1.5.2 Variables dependientes

Palabras reservadas, estas dependen del tipo de lenguaje descriptivo se vaya a usar.

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