Diseño Combinacional Estructurado.

Diseño Combinacional Estructurado

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Resumen— El lenguaje VHDL permite simular sistemas de bajo y alto nivel,  el cual permite tres niveles de descripción (Estructural, RTL y comportamental). Tiene varias ventajas entre las cuales se destacan la reducción y mejora de calidad del diseño, así como la posibilidad de visualizar y explorar de manera sencilla el espacio de diseño, además de esto, el VHDL es un lenguaje compatible con una gran cantidad de herramientas de diseño.

Palabras clave—  Binario, Cateto, Computador PC, Digital, Hipotenusa, Sll, Software programador de VHDL, Srl, Tarjeta de desarrollo para PLD.

   I .Introducción

El análisis combinatorio estudia las distintas formas de agrupar y ordenar los elementos de un conjunto, sin tener en cuenta la naturaleza de estos elementos.

Los teoremas del análisis combinatorio son la base del cálculo de la probabilidad.

 La probabilidad se encarga de los arreglos y las combinaciones que determinan el número de formas diferentes en que un acontecimiento puede suceder.

 El análisis combinatorio tiene aplicaciones en el diseño y funcionamiento de la tecnología computacional así como también en las ciencias. La teoría combinatoria se aplica en las áreas en donde tengan relevancia las distintas formas de agrupar elementos.

                                      II. materiales

Para la elaboración de esta práctica fueron necesarios utilizar diferentes materiales como lo son

• 1 Tarjeta de desarrollo para PLD
•  1 Software programador de VHDL.
• 1 Computador PC

1. MARCO TEORICO

Conocer la hipotenusa de un triángulo tiene muchas aplicaciones en el mundo real, como por ejemplo, la distancia entre dos puntos. Matemáticamente, la longitud de la hipotenusa se puede calcular a través del teorema de Pitágoras.  

Usted debe diseñar un sistema digital combinacional capaz de calcular la longitud de la hipotenusa conociendo la longitud de los catetos.  

Para efectos del diseño las entradas de  cada cateto a y b se entregarán como números enteros positivos de 4 bits. Así mismo tenga en cuenta que:

 Recuerde que multiplicar Z por 0,5 es lo mismo que: Desplazar Z en binario una posición a la derecha, donde el bit de menor peso desplazado no se tiene en cuenta. Por ejemplo: Si Z = 34(10) = 100010(2) y siendo ZDES = 10001(2) (el dato desplazado a la derecha una posición) se tiene entonces que: Z x 0,5 = ZDES = 10001(2) = 17(10).

Observe que multiplicar M por 0,875 es lo mismo que: Restar a M el número M desplazado 3 posiciones a la derecha, donde los tres bits de menor peso desplazados no se tienen en cuenta. Por ejemplo: Si M = 107(10) = 1101011(2) y siendo MDES = 1101(2) (el dato desplazado a la derecha tres posiciones) se tiene entonces que: M x 0,875 = M - MDES = 1101011(2) - 1101(2) = 94(10).

1. METODOLOGIA

Para el desarrollo de esta práctica se procede a analizar el circuito para ello hay que tener en cuenta  las entradas como las salidas de dicho circuito.  

Después haber simulado el programa en la plataforma ISE Design Suite se procede a montarlo en la PLD para así realizar la práctica.  

Se procedió hacer el montaje el cual consiste de dos  dip swtich de 4 entradas los cuales van hacer las entradas dependiendo de la posición en el que se encuentre el swtich en el cual cada dip swtich representa un cateto de un triángulo al cual se le va a calcular su hipotenusa

Para poder visualizar la salida del circuito se decidió el uso de cuatro leds el cual cada uno de ellos representa un bit, cuando este encendido representa un uno lógico de lo contrario representa un cero lógico.

Para finalizar  se comparó los datos obtenidos en coolruner con los datos analizados en la simulación para así obtener las conclusiones.

1. ANALISIS DE RESULTADOS

En la imagen 1 se puede observar el funcionamiento del circuito cuando se le asigna un valor a las entradas como la salida responde dependiendo de esos valores asignados

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Imagen 1. Circuito funcionado

A continuación en la imagen 2 se puede observar la simulación  en el cual se evidencia el buen funcionamiento de la hipotenusa cuando al cateto 1 y al cateto 2 se le asignan valores.

[pic 2]

Imagen 2. Simulación del programa hipotenusa

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  Imagen 3. Caja negra del circuito de la hipotenusa

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Imagen 4. Circuito de la hipotenusa.

En la imagen 3 se puede visualizar las entradas y salidas del circuito y por último en la imagen 4 se puede observar la composición del circuito.

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