Apic: Controlador Avanzado Programable de Interrupciones

APIC

Controlador Avanzado Programable de Interrupciones.

El controlador APIC realmente consiste en dos Unidades Funcionales:

IOAPIC:

Es la unidad directamente asociada con la entrada/salida. Es un añadido opcional a la Interfaz PCI-ISA, la cual ya incorpora un controlador de Interrupciones basado en el 8259.

funciones:

- Puede trabajar en un entorno monoprocesador y multiprocesador

- Gestiona interrupciones en un entorno multiprocesador distribuyendo las interrupciones entre los procesadores simétricamente bien de forma estática o bien de forma dinámica.

- Tiene una latencia de atención a las interrupciones menor debido a la eliminación de los ciclos de reconocimiento de interrupción.

Debido al uso de un bus local APIC bus entre ambas unidades funcionales, el proceso de reconocimiento de una interrupción no se realiza al modo estándar por medio de un ciclo especial de bus

- Perfecta compatibilidad con el controlador estándar residente en PIIX3.

LocalAPIC:

Es la unidad directamente asociada con el procesador.

funciones:

- Gestiona la recepción de interrupciones a través del APIC bus.

- Maneja interrupciones pendientes, anidamiento de interrupciones, enmascaramiento.

Recibe nuevos mensajes del APIC bus y gestiona su atención emitiendo la interrupción hacia el procesador si la nueva interrupción es de mayor prioridad que la que está siendo atendida, reteniéndola si es de menor prioridad o ha sido particularmente enmascarada.

- Se encarga de la gestión de las interrupciones al modo estándar utilizando el así llamado protocolo INTR/INTA/EOI. Esto es, generando o invocando en el procesador un ciclo especial de bus de reconocimiento de interrupciones cuando recibe una señal por la entrada INTR.

- También atiende y realiza interrupciones interprocesador (interesantes para entablar comunicación directa entre los procesadores).

- Por último incorpora un timer (también relacionado con las comunicaciones interprocesador)

IOAPIC

CONSTA DE

- 24 entradas de interrupción.

- Tabla de 64 bits por entrada de relocalización de interrupciones.

Esta tabla consiste en una entrada por cada línea de interrupción, que describe el proceso de atención a esta interrupción:

a) Modo de sensibilidad: por nivel/ por flanco.

b) Vector de interrupción asignado a esta entrada.

c) Nivel de prioridad (observar que ya no existe un nivel de prioridad implícito como en el 8259)

d) Procesador de destino (en el caso de entorno multiprocesador, el procesador de destino puede ser uno cualquiera de los dos o uno de ellos

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