Laboratorio de Sistemas Digitales II

UNIVERSIDAD NACIONAL DE SAN ANTONIO ABAD DEL CUSCO

FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA, INFORMÁTICA Y MECÁNICA

ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

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CURSO:

LABORATORIO DE SISTEMAS DIGITALES II

TEMA:

INFORME FINAL

EXPERIENCIA N°1 - BIESTABLES

ESTUDIANTE:

REYES RAMOS, JAIME ESAUL  141020

DOCENTE:

ING. JOEL LENIN QUISPE VILCA

CUSCO – 2022

1. INFORME PREVIO

1. Describa la teoría de los circuitos SR.

Es un circuito básico de la lógica secuencial y constituye una célula de memoria elemental, se puede realizar con dos compuertas NOR o con dos compuertas NAND.

Es un dispositivo con dos entradas R y S (Reset y Set) y una variable de estado o salida Q capaz de almacenar un bit de información. Su funcionamiento es el siguiente:

Si su entrada Set se activa su estado Q se pone en Alto.

Si su entrada Reset se activa su estado Q se pone en Bajo.

Si no se activa ni Set ni Reset su estado no cambia.

Por supuesto, no se permite activar Set y Reset simultáneamente.

Tabla de funcionamiento

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Tabla 1.

tn = instante de tiempo en el que se aplican las entradas.

tn+1 = instante de tiempo inmediatamente posterior en el que el circuito responde.

Qo = salida Q en el instante tn

Q+ = salida en el instante tn+1

1. Describa cómo se construye los circuitos SR y sus aplicaciones.

Diseño de un biestable S-R (Set- Reset)

Estos circuitos se pueden diseñar con técnicas del diseño de los circuitos combinacionales, teniendo en cuenta, que los circuitos secuenciales presentan una realimentación.

En este caso la salida Q+ depende tanto de la salida anterior Qo, como de las entradas S y R, por lo que se puede tratar como a un circuito combinacional, pero considerando que Qo es también una entrada, se tendrá la siguiente tabla de verdad, a partir de la tabla de estado.

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Tabla 2.

Las entradas a cero no producen variación del valor de salida.

Si la entrada S es 1, el valor de la salida pasa a 1.

Si la entrada R es 1, el valor de la salida pasa a 0.

Las dos entradas a uno dan una salida indeterminada.

La función canónica será:

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Simplificando

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Tabla 3.

Usando mapas de Karnaugh obtenemos:

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Si lo implementamos empleando únicamente puertas NOR:

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Figura 1.

Esta implementación tiene la ventaja de que también produce la función Q negado en la salida de la primera puerta NOR, de modo que se suele dibujar este circuito:

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Figura 2.

1. Construir un timer o generador de pulsos

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Figura 3. Oscilador con 555 y los valores de salida del integrado y del capacitor

Ecuaciones de diseño para el oscilador

Tiempo de carga y descarga del oscilador 555 astable

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Figura 4.

Cuando se conecta como un multivibrador astable, la salida del oscilador 555 continuará cargándose y descargándose indefinidamente entre 2 / 3Vcc y 1 / 3Vcc hasta que se retire la fuente de alimentación. Al igual que con el multivibrador monoestable, estos tiempos de carga y descarga y, por lo tanto, la frecuencia es independiente de la tensión de alimentación.

Tiempo de ciclo del oscilador

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Figura 5.

Ecuación de frecuencia del oscilador

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Figura 6.

Ciclo de trabajo del oscilador 555

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Figura 7.

Para poder lograr una adecuada implementación debemos tomar las siguientes consideraciones:

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Ahora realizamos el cálculo de las frecuencias de 1Hz a 100Hz.

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Para lograr las frecuencias deseadas se usará un potenciómetro para hacer que varíe a los valores esperados.

Cálculo del Ciclo de trabajo

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IMPLEMENTACIÓN EN PROTEUS

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Figura 8. Salida de 555 oscilando a 1Hz

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Figura 9.  Salida de 555 oscilando a 100Hz

1. EXPERIMENTO

1. Biestable RS NOR:

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Figura 10. Simulación de Biestable RS NOR en Proteus.

Introduzca la secuencia dada de los distintos niveles lógicos en las entradas R y S del circuito.

Observe las salidas y complete la tabla de verdad.

Describa en la columna "Observaciones" la respuesta del circuito con los siguientes términos.

• Guardar (retención del último estado).
• La salida Q contiene un "1" (estado activo).
• La salida Q contiene un "0" (estado de reset).
• Estado indeterminado (estado irregular: Q =  = "0")[pic 24]

Tabla de Verdad

Tabla 4.

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