Sistemas Digitales Latchs y Flip Flop
Enviado por Hector Delgado Mendez • 10 de Marzo de 2019 • Informe • 1.011 Palabras (5 Páginas) • 201 Visitas
[pic 2][pic 3][pic 4][pic 5][pic 6][pic 7]
Estudiantes:
|
Docente: Ing. Felix Falon Orias |
Código: S6724-5 |
Materia: Sistemas Digitales 1 Fecha de realización: 30/10/2018 |
[pic 8]
INTRODUCCION
- La realización de esta práctica se hace con el objetivo de conocer el funcionamiento de los latches y flip-flops y comprobar la tabla de verdad de cada uno.
- Construir latches básicos utilizando compuertas NAND y NOR.
- Conocer las diferencias entre un latch y un flipflop.
- Armar un flip-flop D a través de compuertas NAND y NOT.
PROCEDIMIENTOS Y METODOLOGÍA
Para la realización de las practicas se utilizó los siguientes materiales:
74LS00(NAND) | 74LS02(NOR) | PULSADOR |
[pic 9] | [pic 10] | [pic 11] |
Resistencias de 330 ohm | Diodos led | Switch |
[pic 12] | [pic 13] | [pic 14] |
Protoboard | Cable de conexiones | Fuente de alimentación |
[pic 15] | [pic 16] | [pic 17] |
PRACTICA # 1 Latch S-R con entrada activa a nivel ALTO
En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.
[pic 18]
[pic 19]
Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.
REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS
[pic 20] |
Al introducir a SET=1 y RESET=0 el latch se encuentra en estado SET, debido a que mi salida es 1 (Q=1). |
[pic 21] |
Al introducir a SET=0 y RESET=0 el latch no presenta cambio y continua en estado SET, debido a que mi salida sigue siendo 1 (Q=1). |
[pic 22] |
Al introducir a SET=0 y RESET=1 el latch se encuentra en estado RESET, debido a que mi salida es 0 (Q=0). |
[pic 23] |
Al introducir a SET=1 y RESET=1 el latch se encuentra en estado no valido, debido a que mis dos salidas (Q y Q*) no cumplen con la condicion de complementariedad. |
Formas de onda de SET , RESET y la Salida (Q)
PRACTICA # 2 Latch S*-R* con entrada activa a nivel BAJO
En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.
[pic 24]
[pic 25]
Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.
REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS
[pic 26] |
Al introducir a SET=0 y RESET=1 el latch se encuentra en estado SET, debido a que mi salida es 1 (Q=1). |
[pic 27] |
Al introducir a SET=1 y RESET=1 el latch no presenta cambio y continua en estado SET, debido a que mi salida sigue siendo 1 (Q=1). |
[pic 28] |
Al introducir a SET=1 y RESET=0 el latch se encuentra en estado RESET, debido a que mi salida es 0 (Q=0). |
[pic 29] |
Al introducir a SET=0 y RESET=0 el latch se encuentra en estado no valido, debido a que mis dos salidas (Q y Q*) no cumplen con la condicion de complementariedad. |
Formas de onda de SET , RESET y la Salida (Q)
PRACTICA # 3 El flip-flop D disparado por flanco
En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.
[pic 30]
Como no se cuenta con un generador de pulsos se lo remplazo por un pulsador, de tal forma que para introducir el valor D a mi salida Q solo se haga cuando se pulse el pulsador.
[pic 31]
Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.
REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS
...