COMPUERTA AND

[pic 1]

Instituto Tecnológico de Puebla

Ingeniería en Electrónica

Materia: Diseño Digital con VHDL

Profesor: M.C. Eduardo Rodríguez Palacios

Práctica:    1          Equipo:  8         

Integrantes del equipo:

Barreto Heredia Maria del Rayo

Machorro Valencia Marco Abraham

Soto Espinosa Erik Daniel

CÓDIGO VHDL

library ieee;

use ieee.std_logic_1164.all;

entity compuerta_and is

        port(

                a, b  : in std_logic;

                c     : out std_logic

        );

end entity;

architecture funcional of compuerta_and is

begin

        c<= a and b;

end architecture;

TEST-BENCH DEL CÓDIGO VHDL

library ieee;

use ieee.std_logic_1164.all;

entity tb_compuerta_and is

end entity;

architecture tb_compuerta_and of tb_compuerta_and is

        signal a, b, c  : std_logic;

        component compuerta_and is

                port(

                        a, b  : in std_logic;

                        c     : out std_logic

                );

        end component;

        constant medio_periodo  : time := 500 ns;

begin

        tb : compuerta_and

        port map (a, b, c );

        proceso_a  :  process

        begin

                a<= '0'; wait for medio_periodo;

                a<= '1'; wait for medio_periodo;

        end process;

        proceso_b  :  process

        begin

                b<= '0'; wait for 2.0 * medio_periodo;

                b<= '1'; wait for 2.0 * medio_periodo;

        end process;

end architecture;