Informatica
Enviado por carlosysea • 24 de Septiembre de 2014 • 300 Palabras (2 Páginas) • 147 Visitas
Marco A. Ramírez Salinas
Objetivo. Evaluar y diseñar los módulos de hardware que componen a los procesadores superescalares, las evaluaciones se realizaran usando software de simulación a nivel de arquitectura (Cacti-3.2, Simplescalar 3.0d) y a nivel de transistor (Spice, Hspice), los diseños se realizaran utilizando lenguajes de descripción de hardware (VHDL/Verilog), y la puesta en marcha en dispositivos programables (FPGA’s) en el Laboratorio de microtecnología y sistemas embebidos. La asignatura involucra mayor detalle a cerca de la electronica digital de los procesadores y proporcionará al estudiante habilidades para interconectar los modulos diseñados y construir sistemas mas complejos.
Introducción a los Procesadores Superescalares
Procesadores segmentados–pipelinig-
El conjunto de instrucciones (ISA)
El procesador Alpha 21264
El procesador MIPS R1000
El procesador Intel Pentium 4
Jerarquia de Memoria
Introducción
Cache de Instrucciones IL1 y Cache de Datos DL1
Tipos de accesos (alineados/desalineados)
Endean “litle”-“big”
Asociatividad
El principio de Localidad (temporal y espacial)
La cache de trazas -trace cache-
Ejemplos de Diseños de Memoria Cache
Cache de Datos del Procesador Alpha 21264
Cache de Datos del Procesador Intel Itanium
Simulador de Cache Cacti-3.0
La Etapa de Búsqueda de Instrucciones (Fetch)
El ancho de la búsqueda –fetch width-
La cola de fetch
El Generador de direcciones de programa
Dependencias de control
El predictor de saltos
Latch inter-etapa F/D
Etapa de Decodificación (Decode)
Ancho de Decodificación –decode width-
Modulo de control del procesador
Detección de dependencias de datos
Técnicas de Renombramiento de Registros
Ejemplos de Diseño de de la etapa de renombramiento de registros
Etapa de Despacho de Instrucciones (Dispatch)
El mapeador de instrucciones
El mapeador del Alpha 21264
El Buffer de Reordenamiento –ROB-
Latch inter-etapa D/I
Etapa de emisión de instrucciones (Issue)
La cola de emisión de instrucciones
Lógica de Asignación de Instrucciones
Asignación Ordenada
Asignación Desordenada
Lógica de despertado de instrucciones “Wake-up”
“Wake-up” basado en arreglosRAM-CAM que colapsan -Alpha 21264-
“Wake-up” basado en matrices de dependencies RAM -Pentium 4-
Lógica de Selección de Instrucciones
Ejemplo de Diseños
La Cola de instrucciones del Alpha 21264
La Cola de instrucciones del MIPS R1000
La Cola de instrucciones del Pentium 4
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