DISPOSITIVOS LOGICOS PROGRAMABLES

DISPOSITIVOS LÓGICOS PROGRAMABLES.

INTRODUCCIÓN:

En el siguiente trabajo de investigación sobre los DISPOSITIVOS LOGICOS PROGRAMABLES sus ventajas y desventajas así como sus aplicaciones.

En el desarrollo de la investigación se enfoca en 3 Dispositivos Lógicos Programables principales los cuales son PLD (Programmable Logic Device, Dispositivo lógico programable) el cual es un componente electrónico empleado para la fabricación de circuitos digitales, su clasificación, como funciona. etc., Al igual que FPGA (Field Programmable Gate Array) el cual es un dispositivo semiconductor que contiene bloques de lógica cuya interconexión y funcionalidad puede ser configurada mediante un lenguaje de descripción especializado y Un CPLD (del acrónimo inglés Complex Programmable Logic Device) es un dispositivoelectrónico.

Los CPLD extienden el concepto de un PLD (del acrónimo inglés Programmable Logic Device) a un mayor nivel de integración ya que permite implementar sistemas más eficaces, ya que utilizan menor espacio, mejoran la fiabilidad del diseño, y reducen costos.

Objetivos:

Objetivo general

* Aprender sobre los dispositivos lógicos programables: PLD, CPLD, FPGA

Objetivo específicos:

* Saber diferenciar entre cada uno de los dispositivos lógicos programables.

* Aprender sobre sus ventajas desventajas y aplicaciones.

* manejar a 100% el conocimiento teórica de cada dispositivo lógico programable.

Dispositivos lógicos programables (PLD)

Un PLD (Programmable Logic Device, Dispositivo lógico programable) es un componente electrónico empleado para la fabricación de circuitos digitales. A diferencia de las puertas lógicas un PLD tiene una función indefinida. Antes de que un PLD pueda ser usado en un circuito este puede ser programado.

Un PLD está formado por una matriz de compuertas AND y puertas OR, que se pueden programar para conseguir funciones lógicas específicas. Existen cuatro tipos de dispositivos que se clasifican como PLD.

* PROM (Programmable Read Only Memory). Memoria programable de sólo lectura.

* PLA (Programmable Logic Array). Matriz lógica programable.

* PAL (Programmable Array Logic). Matriz lógica programable.

* GAL (Generic Array Logic). Matriz lógica generica.

Todos los PLD están formados por matrices programables. Esencialmente, una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de intesección. Las matrices pueden ser fijas o programables.

* Matriz OR. Esta formada por una serie de puertas OR conectadas a una matriz programable con fusibles en cada punto de intersección de una columna y una fila. La matriz se programa fundiendo los fusibles para eliminar las variables seleccionadas de las funciones de salida para un caso especifico. Para cada una de las entradas de una puerta OR sólo queda intacto un fusible que conecta la variable deseada en la entrada de la puerta. Una vez que el fusible esta fundido, no se puede volver a conectar.

* Matriz AND. Este tipo de matriz esta formado por puertas AND conectadas a una matriz programable con fusibles en cada punto de intersección. al igual que la matriz OR la matriz AND se programa fundiendo los fusibles para eliminar las variables de la función salida. Para cada entrada de una puerta AND sólo queda intacto un fusible que conecta la variable deseada a la entrada de la puerta. Como para la matriz OR la matriz AND con fusibles se puede programar una única vez.

APLICACIONES:

CONSUMO DE CORRIENTE EN LOS PLDs.

En la fabricación de PLDs se utiliza tecnología bipolar TTL o ECL y tecnología CMOS. Los dispositivos bipolares son más rápidos y consumen más que los dispositivos CMOS. Actualmente los PLDs bipolares presentan retardos de propagación inferiores a 7 nsg y los consumos típicos rondan los 100-200 mA para un chip con 20-24 patillas.

Mientras los PLDs bipolares sólo pueden programarse una vez, la mayoría de los PLDs CMOS son reprogramables y permiten una fácil verificación por parte del usuario. A los PLDs CMOS borrables por radiación ultravioleta se les denomina EPLD y a los borrables eléctricamente se les conoce por EEPLD. Los EEPLD con encapsulados de plástico son más baratos que los EPLD provistos de ventanas de cuarzo que obligan a utilizar encapsulados cerámicos.

También existen las PALCE16V8Q (Quarter Power Icc = 55 mA) y las PALCE16V8Z (Zero Power) con un bajísimo consumo estático de potencia.

Acostumbrados a trabajar con dispositivos CMOS con un consumo prácticamente nulo a frecuencia cero, resulta sorprendente una PAL CMOS con un consumo de 90 mA a la máxima frecuencia de operación (15 Mhz), pero que todavía tendrá un consumo apreciable a frecuencia cero. En la actualidad, solamente una pequeña fracción de los PLDs del mercado se anuncian como Zero Power.

La razón de estos consumos reside en que no existe una célula de memoria EPROM o EEPROM que sea verdaderamente CMOS. La mayoría de los PLDs CMOS se construyen con un núcleo programable de transistores N-MOS, y solamente las entradas y las salidas del PLD utilizan drivers CMOS. La matriz de transistores NMOS precisa de una alimentación continua (Figura 3.2.1), para poder responder con rapidez.

Para rebajar los consumos de la matriz de transistores NMOS se utilizan dos técnicas.

La primera de ellas consiste en dotar al PLD de una patilla o fusible de control de consumo de potencia (patilla o fusible Power Down), que quita la alimentación a la matriz de transistores cuando el PLD se encuentra fuera de servicio, proporcionando un menor consumo de potencia. Tiene los inconvenientes de que la puesta en funcionamiento del PLD es más lenta.

La segunda técnica (Figura 3.2.2) coloca en las entradas de los PLDs unos detectores de transición de estado, que conectan la alimentación a la matriz de transistores durante un breve instante de tiempo después de que una entrada haya cambiado. Este tiempo deberá permitir el cambio de las salidas y su almacenamiento en latches, tras lo cual se puede quitar de nuevo la alimentación a la matriz de transistores.

El detector de transición de estado de las entradas se obtiene metiendo a las dos entradas de una puerta OR-exclusiva el estado de una patilla de entrada y el estado de esa misma patilla demorada un tiempo. El tiempo de demora de las patillas de entrada será igual al tiempo durante el cual se mantendrá la alimentación a la matriz de transistores. Los detectores de transición de las entradas y los latches de las salidas se mantienen constantemente alimentados. El consumo de corriente de los PLDs que utilizan esta segunda

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