Sistemas digitales

Actividad 10: Trabajo Colaborativo N°2

Por:

Curso: Sistemas digitales

Presentado al Tutor:

Universidad Nacional Abierta y a Distancia

UNAD

Escuela de Ciencias Básicas, Tecnologías e Ingenierías

ECBTI

CEAD – Corozal

Fecha:

21 de Mayo de 2013

DESAROLLO

Realizar la implementación de las actividades 1, 2, 3, 4 y 5 del trabajo colaborativo

1 en VDHL.

Dentro de las pautas presentadas hasta el momento, se tienen las herramientas suficientes para realizar un primer diseño electrónico en Lenguaje VHDL. Con el presente trabajo, se propone al Grupo Colaborativo presentar el Diseño Resultante presentado en el Trabajo Colaborativo No. 1 en versión del Lenguaje VHDL.

Actividad 1:

Figura 1: Diagrama AND-OR

Para el diagrama lógico AND-OR de la figura identifique:

• La expresión booleana

R/ ABC+A’B’C’ = Y

• La tabla de verdad

A B C Y

0 0 0 1

0 0 1 0

0 1 0 0

0 1 1 0

1 0 0 0

1 0 1 0

1 1 0 0

1 1 1 1

R/

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity Act_1 is

port(

A : in STD_LOGIC;

B : in STD_LOGIC;

C : in STD_LOGIC;

Y : out STD_LOGIC

);

end Act_1;

architecture Act_1 of Act_1 is

signal Y1, Y2 : std_logic;

begin

Y1 <= not A and not B and not C;

Y2 <= A and B and C;

Y <= Y1 or Y2;

end Act_1

Realice la implementación en laboratorio o en simulador

R/

Entidad

Actividad 2:

Para la tabla de verdad determine lo siguiente:

La expresión booleana con el menor número de compuertas

R/ Haciendo el mapa de KARNAUG me queda

C

AB 00 01

00 0 1

01 1 0

11 0 0

10 1 0

La expresión booleana queda así:

AB’C’+A’B’C+A’BC’ = Y

Tengo que agregar que por más que insistí no logre reducir la expresión de forma correcta.

Diagrama del circuito

R/

Realice la implementación en laboratorio o en

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