Síntesis de Circuitos Secuenciales Síncronos – Reconocedores

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                UNIVIVERSIDAD NACIONAL MAYOR[pic 5]

                DE SAN  MARCOS

                                            (Universidad del Perú, Decana de América)[pic 6][pic 7]

                  ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA

                 INFORME DE LABORATORIO N° 08

• PROFESOR:  

Ing. Tejada Muñoz Guillermo

• CURSO:

Circuitos Digitales 2

• TEMA:

Síntesis de Circuitos Secuenciales Síncronos – Reconocedores

• FECHA DE REALIZACIÓN: 02/10/15
• FECHA DE ENTREGA: 09/11/15

• ALUMNOS:

Chalco Alania, Erick Renzo                       13190079[pic 8]

Medina Castillo, Américo Armando       13190177

Solano Álvarez, Alexander Junior           13190078          

                                   Ciudad Universitaria, 2 de Noviembre del 2015

TABLA DE CONTENIDO:

• RESUMEN Y OBJETIVOS DEL EXPERIMENTO

• DISEÑO  DEL CIRCUITO

• DESARROLLO DEL EXPERIMENTO

• Aplicación del circuito antirrebote en nuestro circuito.
• Verificación del circuito.

• CONCLCUSIÓN

• APÉNDICE

RESUMEN Y OBJETIVOS DEL EXPERIMENTO

En este experimento  se diseñó un circuito detector de secuencia lógica y se realizó su comprobación. Se implementaron también los circuitos adicionales para que nuestro diseño fuese más eficiente al realizar la aplicación. Se hizo uso de  leds, conectados cada uno a sus respectivos drivers, como herramienta visual para verificar el estado lógico de la entrada, clock, salidas de los FF y la salida del circuito.

El diseño se realizó con el método enseñado en clase y se esperó verificar la veracidad de este.

DISEÑO DEL CIRCUITO:

Se pidió diseñar un circuito síncrono, modelo moore, con FF tipo JK, en donde por cada paquete de tres bits de unos lógicos se genere en la salida uno (1) lógico. Ejemplo:

Secuencia en X         =         0 1 1 1 0 1 1 1 1 1 1

Salida             Z         =          0 0 0 1 0 0 0 1 0 0 1

Pasos:

1. Se modeló el diagrama de estados:

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1. Se realizó la tabla de estados de Moore:

Se procedió a buscar estados equivalentes:

Se observó que: B y D es condición para la equivalencia de A y C; C y D es condición para la equivalencia de B y C, como ninguna de estas condiciones se cumple, el cuadro queda de la siguiente manera:

Ya que B y C es condición para la equivalencia de los estados A y B, y de la tabla anterior se observa que esta condición no se cumple, la tabla queda finalmente:

De todo esto se dedujo que no hay equivalencia entre ninguno de los estados. Como se emplean 4 estados, se empleará 2 FF JK.

1. Se procedió a implementar la tabla de transición de Moore:

Se asignó estados arbitrariamente:

• A=00        
• B=01
• C=10
• D=11

1. Para hallar los circuitos combinacionales que exciten a los FF se implementó la siguiente tabla:

*para llenar las filas de J y K se empleó la tabla siguiente, teniendo en cuenta que y es el estado presente (Q(t)) y Y el estado siguiente (Q(t+1))

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