DISEÑO E IPLEMENTACIÓN DE UNA UNIDAD ARITMÉTICO LÓGICA ALU CON FPGA

Juan Sebastián Granados Zea

William Ferney Rincón

DISEÑO E IPLEMENTACIÓN DE UNA UNIDAD ARITMÉTICO LÓGICA ALU CON FPGA

ABSTRACT — Summary - This paper shows the use of the FPGA in the development of combinational and sequential logic, using different pins of this to understand the function of each one.

1. OBJETIVOS

• Diseñar circuitos combinacionales para implementar operaciones aritmético-lógicas con datos digitales de n bits.
• Aplicar los conceptos del algebra de Boole y mapas de Karnaught para el diseño de circuitos digitales combinacionales.
• Utilizar la descripción de hardware estructural, con el propósito de describir circuitos combinacionales mediante VHDL a nivel de compuertas.

1. MATERIALES Y EQUIPOS

• Software de desarrollo Quartus II Web Edition de Altera.
• Tarjeta de desarrollo Altera Terasic DE1.
• Cuatro interruptores externos con resistencias de Pull-Up.

1. INTRODUCCIÓN

En este laboratorio se realizaron diseños de circuitos conbinacionales para operar números binarios y a nivel de compuertas con diferentes replantaciones con la ayuda del software de desarrollo Quartus II aplicando la programación en una tarjeta FPGA mediante VHDL en una estructura digital, se diseñaron operaciones teniendo en cuenta la selección de las mismas mediante un código en 4 bits

1. MARCO TEORICO

La unidad lógico aritmética que se propone realizar en la presente guía de laboratorio está conformada por diversos circuitos digitales de suma y multiplicación de datos en binario, los cuales están compuestos por bloques funcionales que son descritos a través de funciones lógicas combinacionales que se interconectan entre sí con el propósito de lograr el fin requerido. Para ello a continuación se ofrece un breve bosquejo de cada uno de ellos:

Circuitos Sumadores:

Para realizar la implementación de circuitos sumadores de N-bits se utiliza el Full Adder o sumador completo cuya función lógica se muestra a continuación:

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Ecuación 1. Función lógica de un sumador completo.

Tomando como base el sumador completo o full adder es posible realizar la implementación de diversos circuitos sumadores de n-bits de los cuales se muestra su esquema de conexión a continuación:

• Sumador de acarreo propagado (Ripple Carry): La desventaja de este sumador radica en el punto que el retardo del circuito depende del número de etapas lógicas que haya que recorrer, y estará en función de las señales de entrada aplicadas, además para señales de entrada no se produce ningún efecto de propagación, mientras que para otras el acarreo tiene que propagarse a lo largo del circuito desde el bit menos significativo hasta el mas significativo.

[pic 5]

Figura 1. Esquema de conexión de un sumador de acarreo propagado.

• Sumador de acarreo anticipado (Carry Look Ahead): En este tipo de sumador se busca evitar el retardo de propagación mediante la generación de los acarreos intermedios a partir de las entradas y por lo tanto este sumador cuenta con la característica que el tiempo de suma es independiente del número de bits a sumar, lo cual representa su principal característica. Su desventaja radica en el punto el alto fan-in del circuito hace que sea prohibitivamente lento para valores grandes de N (número de bits). Además, el fan-out de algunas señales crece en exceso.

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Figura 2. Esquema de conexión de un sumador de acarreo anticipado.

Circuitos multiplicadores:

Para realizar la implementación de un multiplicador de n-bits se asume que los productos parciales que se requieren en cada una de las etapas de multiplicación se calcula previamente mediante la siguiente estructura.

[pic 7]

Figura 3. Productos parciales para un multiplicador paralelo de 4 bits.

Tomando como base este esquema para el cálculo de cada uno de los productos parciales, es posible formular diversos circuitos multiplicadores los cuales únicamente varían en la etapa de suma de cada una de las etapas previas de multiplicación. A continuación se muestra el esquema más sencillo para realizar la implementación de un multiplicador de acarreo propagado.

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Figura 4. Esquema de conexión de un multiplicador de acarreo propagado.

Circuitos multiplexores:

Para realizar la implementación de un multiplexor de 2 a 1 bits se tomara un circuito básico usando compuertas previamente mediante la siguiente estructura.

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Figura 5. Esquema de conexión de un multiplexor 2a1

Circuitos corrimiento (Barrel Shifters):

De propósito general para manipular datos (bits) se tomara un circuito básico usando multiplexor de 2 a 1 bits previamente mediante la siguiente estructura.

[pic 11]

Figura6 . Esquema de conexión de un Barrel Shifters hacia la derecha.

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