Unidad Aritmetica Y Logica De 4 Bits

1. Introducción

Nota:

En las tablas de verdad la notación utilizada es la siguiente:

1 = 1 lógico (5 volts)

0 = 0 lógico (0 volts)

X = Estado que representa 0 o 1 que podemos utilizar para manipular los mapas K de manera mas simple

‘ Denota la negación de una variable

Diseñar un circuito que represente la Unidad Aritmética y Lógica (UAL) de la UCP, dicho diseño constara de las siguientes operaciones:

Suma

Resta

Cambio de Signo A

Cambio de signo B

A > B

A AND B

A OR B’

Las operaciones tendrán 2 entradas A y B de 4 bits, el resultado de la operación será expresado en la salida L también de 4 bits. Para comenzar el diseño se empezara con la parte interna, es decir, se harán los diseños por separado de los siguientes circuitos:

Parte 1:

SUMADOR RESTADOR

Parte 2:

CAMBIO DE SIGNO

Parte 3:

COMPARACION A>B

Parte 4:

A AND B

A OR B’

Posteriormente se ensamblaran todas las piezas y se creara la unidad aritmetica y logica este paso se desarrollara en el final de este documento puesto que para armar la ALU es necesario tomar en cuenta las entradas de control (apartado siguiente) que se necesitan para realizar las operaciones internas y las salidas que irán a una sola salida final L (al final del documento), por el momento en la siguiente figura 1 se muestra el diagrama a bloques de la Unidad Aritmética y Lógica.

Figura 1. Diagrama de la UAL.

A continuación se definirán las entradas de control que serán las que indiquen que operación habrá de realizarse, para esto se usara un decodificador.

Decodificador (Unidad de Control):

Planteamiento del problema:

Se necesita un decodificador el cual realizara la tarea de seleccionar que operación será la que se efectúe, aunque mejor dicho en otras palabras la operación igual se efectuara sin embargo el resultado de algunas de las operaciones de la unidad de aritmética y lógica serian omitidas dandole paso a un solo resultado el cual será aquel en el que un multiplexor intervendrá para solo mostrar el dato en cuestión el cual será el resultado de la operación seleccionada por el decodificador

Debe tomarse en cuenta que dicho codificador tendrá un total de 7 salidas las cuales controlaran diversas secciones de la unidad aritmética lógica siendo estas:

• 1 bit de control para la selección de una suma o una resta en el circuito correspondiente

• 1 bit de control para la selección del cambio de signo de A o cambio de signo de B

• 5 bits de control para controlar la salida mediante el uso de Buffer Tri-Estado

Se debe considerar que para obtener un total de 7 salidas se necesitan al menos 3 bits de entrada que permitan efectuar la operación. La tabla de verdad se muestra a continuación:

A B C S6 S5 S4 S3 S2 S1 S0 Operación

Entrada Salidas

0 0 0 0 1 1 1 0 X 0 Suma

0 0 1 0 1 1 1 0 X 1 Resta

0 1 0 1 0 1 1 0 0 X Cambio de Signo A

0 1 1 1 0 1 1 0 1 X Cambio de Signo B

1 0 0 1 1 0 1 0 X X A AND B

1 0 1 1 1 1 0 0 X X A OR B’

1 1 0 1 1 1 1 1 X X A > B

1 1 1 X X X X X X X A AND B

Tabla 1. Tabla de verdad para un decodificador de 3*7 (3 entradas para 7 salidas de 1 bit)

Los estados se definen como:

1: 1 lógico (5 volts)

0: 0 lógico (0 volts)

X: un estado que fue para cuestiones de simplificar el diseño puede ser 0 o 1

Diagrama de bloques:

Figura 2. Diagrama de bloques del decodificador de 3* 7 a 1 bit

Ahora bien los mapas K para este decodificador tenemos que son:

Nota: para las funciones resultantes de los mapas K’ denota una variable negada

Para la Salida S6:

CA B 0 0 0 1 1 1 1 0

0 0 0 1 1

1 1 1 1 1

Tabla 2. Mapa K para la Salida S6

S6 = A+B

Para la Salida S5:

CA B 0 0 0 1 1 1 1 0

0 1 1 0 0

1 1 1 1 1

Tabla 3. Mapa K para la Salida S5

S5 = A + B’

Para la Salida S4:

CA B 0 0 0 1 1 1 1 0

0 1 1 1 1

1 0 0 1 1

Tabla 4. Mapa K para la Salida S4

S4 = A’+B+C

Para la Salida S3:

CA B 0 0 0 1 1 1 1 0

0 1 1 1 1

1 1 0 1 1

Tabla 5. Mapa K para la Salida S3

S3 = A’ + C’

Para la Salida S2:

CA B 0 0 0 1 1 1 1 0

0 0 0 0 0

1 0 0 0 1

Tabla 6. Mapa K para la Salida S2

S2 = ABC’

Para la Salida S1:

CA B 0 0 0 1 1 1 1 0

0 X X 1 0

1 X X X X

Tabla 7. Mapa K para la Salida S1

S1 = C

Para la Salida S0:

CA B 0 0 0 1 1 1 1 0

0 0 1 X X

1 X X X X

Tabla 8. Mapa K para la Salida S0

S0 = AC´

Cabe notar que en la tabla de verdad podemos tomar exactamente los dos mismos valores es decir la función comparte el mismo resultado ya que a pesar de dos columnas de la tabla se repetirían estas no se afectarían entre si debido al uso de los buffer tri estado, cada bit de control utilizado para determinar la salida nunca haría que un resultado se mezclara y causara un corto circuito contra el otro

Por ultimo se tiene el diagrama hecho con el simulador national instruments

Figura 3. Decodificador simulado en National Instruments

A continuación se describen los diseños de los circuitos internos de la UAL.

2. Parte 1 SUMADOR-RESTADOR

1.1.- Definición del problema

Se requiere un sumador restador de 4 bits el cual nos ayude a realizar la operación suma y resta de dos números de 4 bits y también nos ayude a las demás operaciones que realiza nuestra UAL.

1.2.- Usaremos por motivo de conveniencia un sumador completo de 1 bit para aplicar una propiedad que tiene el sumador

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