Diseño VLSI

Examen 1er Parcial ESPE

Diseño VLSI

Ing. Byron Navas

1. Un ejemplo de chip VLSI es:

a) Intel 8086

b) 74161 Counter

c) 8253 Programmable Timmer

d) ninguna de las anteriores

2. El nivel de abstracción “Circuit” es menor que:

a) System

b) Device

c) Gate

d) ninguna opción es correcta

3. Cuando se da mayor detalle, el nivel de abstracción es:

a) cercano a NMOS

b) cercano a PMOS

c) inferior

d) ninguna opción es correcta

4. El transistor MOS fue creado ___ y consume ____ potencia que el BJT.

a) antes, menor

b) antes, mayor

c) después, menor

d) ninguna opción es correcta

5. MOS significa

a) Metal On Silicon

b) Metal Oxide Semiconductor

c) Metal Over Silice

d) ninguna opción es correcta

6. Un transistor MOS es visto como:

a) resistencia controlada por corriente

b) metal controlado por voltaje

c) resistencia en paralelo

d) ninguna opción es correcta

7. En un NMOS y PMOS, cuando Vgs es cero, Rds es:

a) cero

b) muy baja

c) muy alta

d) ninguna opción es correcta

8. En un Inversor CMOS, un extremo del canal del PMOS se conecta al NMOS y el otro extremo a:

a) Vdd

b) Vss

c) depende de la tecnología usada

d) ninguna opción es correcta

9. En un Inversor CMOS, el transistor PMOS se pone “on” cuando la entrada tiene un nivel lógico:

a) Low

b) High

c) 3.3V

d) ninguna opción es correcta

10. En una compuerta NAND CMOS, los transistores de pull-down están colocados en:

a) serie

b) paralelo

c) off

d) ninguna opción es correcta

11. En una familia AOI, los subíndices iguales a 1 son entradas directas del ___ nivel y los mayores que 1 son del ___ nivel

a) 1er, 2do y 3ero

b) 2do, 1er

c) 1er, 2do

d) ninguna opción es correcta

12. OAI21(A,B,C) representa la función:

a) ((A+B).C)’

b) ((A+B)’.C)’

c) ((A+B)’.C’)’

d) ninguna opción es correcta

13. El procedimiento para construir celdas AOI en un solo stage CMOS indica que el circuito bubble-in corresponde al stack:

a) NMOS

b) PMOS

c) BICMOS

d) ninguna opción es correcta

14. En una familia AOI con todas sus variantes, el stack pull-up va siempre conectado a:

a) Vss

b) Vdd

c) Vgs

d) ninguna opción es correcta

15. El digital designer debe conocer exactamente los detalles del proceso de manufactura del chip.

a) verdadero

b) falso

c) si, pero además los patterns de la mascara

d) ninguna opción es correcta

16. Las restricciones (constraints) de las reglas de diseño se refieren al

a) ancho y separación mínima entre patterns

b) largo y separación máxima entre patterns

c) ancho, espesor de los patterns y Wells

d) ancho y largo del gate

17. En el proceso CMOS, cuando el substrato tiene un tipo de material igual que el canal, debe crearse un:

a) substrato de material opuesto

b) difussion de tipo opuesto

c) well

d) ninguna opción es correcta

18. Un chip que todavía no tiene empaquetado y pines se conoce como:

a) wafer

b) die

c) oblea de silicio

d) ninguna opción es correcta

19. El yield o rendimiento del proceso CMOS en un wafer se define como el porcentaje de

a) chips buenos / chips malos

b) chips buenos/chips en total

c) dies buenos/ dies con error

d) ninguna opción es correcta

20. Una manera de reducir la densidad de defectos en un wafer es

a) utilizando dual-well process

b) incrementando la tecnológica de fabricación (lambda rule)

c) reduciendo el área del die

d) ninguna opción es correcta

21. La técnica general para lograr un enmascaramiento selectivo y transferir patterns a cada layer del chip se conoce como:

a) fotolitografia

b) masking

c) patterning

d) transfering

22. En la fotolitografia, el “diseñador” debe diagramar los patterns en el layout editor.

a) verdadero

b) falso

c) si, pero también debe generar la máscara y transferirla al wafer

d) ninguna opción es correcta

23. Dentro de los” photolitographic steps”, la técnica para remover el material de las areas sin “photoresist” se llama:

a) photoresist development

b) etching

c) stepper

d) ninguna opción es correcta

24. La capa de oxidación se emplea para generar

a) aislamiento o gate

b) capa de iones de oxigeno

c) remoción de photoresist por oxidación

d) substrato de silicio

25. De pocas palabras, en el “stepper exposure” una “glass mask” se coloca sobre el wafer y luego se aplica rayos UV.

a) verdadero

b) falso

c) falso, la descripción corresponde al “photoresist development”

d) falso, la descripción corresponde al SRD

26. Para introducir dopantes se emplea 2 tecnicas “diffusion” o “ion implantation”. En cada caso, la técnica aplica ____ respectivamente.

a) haz de res o químicos

b) gases o haz de iones

c) silicio o rayos de iones

d) rayos de iones o SiO2

27. Dentro de los “CMOS process steps”, uno de los aplicaciones finales de la “diffusion” es generar:

a) canales n o p

b) gate

c) polysilicon

d) difundir las capas irregulares sobrantes de “photoresist”

28. De acuerdo al “process flow” simplificado para el “dual-well CMOS”, cual de la siguiente secuencia de pasos no tiene un orden adecuado

a) etch and fill  implant source y drain  deposit metal layers

b) deposit metal layers  etch and fill  implant well regions

c) implant well regions  implant source y drain  deposit metal layers

d) implant well regions  deposit and pattern polysilicon layer  implant source and drain

29. Las reglas “intra-layer” se aplica a objetos de :

a) la misma capa

b) diferentes capas

c) dentro del layout

d) ninguna opción es correcta

30. Si un chip ha sido fabricado con tecnología de 60 nm significa que el “mínimum line width” es ____ y λ (lamda) es ___:

a) 60 nm, 120 nm

b) 30 nm, 60 nm

c) 120 nm,

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