Sistemas Digitales

Circuitos Secuenciales síncronos

Introducción

Los sistemas digitales pueden operar en forma asíncrona o síncrona. En los sistemas asíncronos, las salidas de los circuitos lógicos pueden cambiar de estado en cualquier momento en que una o mas de las entradas cambie. En los sistemas síncronos los tiempos exactos en que alguna salida puede cambiar de estado se determinan por medio de una señal denominada reloj o clock. Esta señal de reloj consiste en una serie de pulsos rectangulares o cuadrados como se muestra en la figura.

Denominaremos periodo al tiempo entre transiciones sucesivas en la misma dirección, esto es entre dos flancos de subida o entre dos flancos de bajada. La transición de estado en los circuitos secuenciales síncronos se efectúan en el momento en el que el reloj hace una transición entre 0 y 1 (flanco de subida) o entre 1 y 0 (flanco de bajada). Entre pulsos sucesivos de reloj no se efectúan cambios.

El inverso del periodo es lo que denominamos la frecuencia del reloj.

El ancho del pulso de reloj es el tiempo durante el cual la señal de reloj está en 1.

En el análisis anterior sobre el latch SC podemos ver que es un circuito asíncrono, ya que el estado cambia en cualquier momento que cambiemos las entradas y no sincronizado con un pulso de reloj.

Para hacerlo síncrono se añade una entrada adicional como se muestra en la figura.

El flip-flop sincronizado por reloj consiste del latch básico con compuertas NOR mostrado anteriormente y dos compuertas AND. La salida de las dos compuertas AND quedará en 0 mientras el pulso de reloj esté en 0, sin importar los valores de entrada de S y C. Cuando el pulso de reloj está en 1, la información de las entradas S y C pasa hacia el latch básico.

Como puede verse en el diagrama de tiempo, en este tipo de FF ahora los cambios se producen solamente cuando la señal de reloj esté en 1. Pero esto no previene que el FF cambie varias veces durante un ciclo de reloj, y esto no es un comportamiento deseado, por lo tanto de alguna manera este FF sigue siendo de alguna manera asíncrono (por lo menos mientras el pulso de reloj esté en 1).

Hay dos maneras de arreglar esto. Una es la de que el estado cambie una vez que termine el ciclo de reloj, y otra es la que el cambio ocurra en los flancos de bajada o de subida del pulso de reloj. Mas adelante se explicará como hacerlo.

Nota: Hasta ahora hemos hablado indistintamente de latch o Flip-flop. La literatura es variada en este aspecto, y para efecto de este curso nos referiremos en general a todos estos circuitos como flip-flop(FF).

En general se llama latch al circuito que sea asíncrono y transparente, y Flip-Flop a los que sean síncronos y no transparentes.

1. Asíncrono: las salidas cambian independientemente del reloj .

2. Transparente: las salidas cambian inmediatamente en respuesta a un cambio en las entradas.

3. Síncrono: las salidas cambian en los flancos de subida o bajada del pulso de reloj.

4. No transparente: durante la duración del pulso de reloj, los cambios en las entradas no se reflejan en las salidas.

En la guía siguiente (Flip-Flop) nos referiremos al tipo de FF que utilizaremos a lo largo del curso: los FF disparados por flanco.

Antes de pasar definitivamente a estudiar el comportamiento de los flip flop veamos otras configuraciones.

Como vimos anteriormente el FF SC presenta un problema con el estado 11. Existen otras configuraciones que eliminan este estado prohibido.

Flip Flop tipo J K

Un flip flop JK es un refinamiento del flip flop SC, en el que se elimina el estado indeterminado. Para J=K=1 el estado futuro será igual al estado

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