SISTEMAS MICROELECTRONICOS INTEGRADOS

UNIVERSIDAD NACIONAL DE INGENIERIA                [pic 1]

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA        

UNIVERSIDAD NACIONAL DE INGENIERÍA

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FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

TRABAJO DE TEORÍA N° 03

TEMA: MODELO DE FALLOS

CURSO: SISTEMAS MICROELECTRONICOS INTEGRADOS

DOCENTE: ALARCÓN MATUTTI, RUBEN VIRGILIO

NOMBRE:    RÍOS CANCHARI, TOMMY-20124523J        

        ÑIQUE ANGELES JERCY ADOLFO-20130201K

2021

1. Analizar la testabilidad de la función lógica dada, usar directamente los modelos

indicados.

[pic 3]

Se obtiene la siguiente tabla de verdad:

• Diseñar el circuito de transistores en lógica CMOS estático.

Layout en DSCH:

[pic 4]

Comprobando algunos resultados de la tabla de verdad:

[pic 5][pic 6]

                        [pic 7]

[pic 8]

[pic 9]

Layout en Microwind:

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        Frecuencia máxima de operación:

[pic 37]

• Para el modelo Stuck-Open, hallar los vectores de inicialización y de test, en caso de falla del TRANSISTOR TIPO N de la entrada b.

Layout en DSCH:

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• Para el modelo Stuck-On, hallar los vectores de test y hacer el monitoreo de corriente, en caso de falla del TRANSISTOR TIPO P de la entrada c.

Layout en DSCH:

[pic 41]

[pic 42]

1. Considerando el circuito mostrado, se pide encontrar el vector (o los vectores) que permite detectar en cada caso lo indicado. Emplear el método CAMINO DE SENSIBILIZACIÓN:

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• Para el modelo Stuck-At-0, hallar los vectores de test para la línea h.

Disparamos el fallo en la línea h:

Para producir fallo en la línea h tomamos , y lo disparamos a través del circuito:[pic 44]

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Con lo que el valor de la salida   .[pic 46]

Los vectores del test son:

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[pic 48]

• Para el modelo Stuck-At-1, hallar los vectores de test para la línea j.

Disparamos el fallo en la línea j=0:

...