Practicas

Diseño de un temporizador digital mediante

Programación VHDL y Simbólica con FPGA.

Marchán Edgart Williams Trinitario

10.296.366. 12.652.795

edgartmarchan@cantv.net wtrinitario@edelca.com.ve

Dpto. de Electrónica UNEXPO Vice-Rectorado Puerto Ordaz.

Resumen: Se presenta el desarrollo de la programación y diseño, en VHDL y simbólico, de un circuito temporizador, a través del dispositivo lógico programable FPGA; del fabricante ALTERA, haciendo uso del software Quartus II, licencia de 30 días de evaluación, del fabricante. Se realizó la simulación del diagrama simbólico y del programa VHDL, corroborándose el correcto funcionamiento del circuito.

Palabras claves: VHDL, ALTERA, FPGA.

1. INTRODUCCIÓN

Realizar un temporizador a base de electrónica digital discreta, puede resultar costoso, sobre todo cuando el diseño amerita el uso de una gran cantidad de componentes digitales. En este punto el lector pudiera pensar que la solución mas económica sería un microcontrolador; bien quizás uno de esos que cueste menos de 55$ USD, pudiera servir, pero que sucedería si al pasar el tiempo se tiene la necesidad de implementar mas hardware al mismo temporizador para otras aplicaciones, lo primero que se piensa es que no hay problema en el software, pero hay que implementar un nuevo hardware, es decir, hay que instalar una nueva tarjeta de circuito impreso y hasta podría haber problemas por limitación de espacio, entonces al final se piensa en comprar mejor un nuevo temporizador que incluya la actualización que se desea realizar, ya que podría salir demasiado costoso el rediseño. Por lo tanto la solución que se plantea en este artículo es poder diseñar y rediseñar la cantidad de veces que sea necesario, a menor costo, en un mismo dispositivo lógico programable, sin necesidad de implementar un nuevo hardware. Todo el diseño digital se desarrolla en lenguaje simbólico y VHDL, a través del software de programación del fabricante ALTERA.

En este artículo se presenta el desarrollo de un temporizador digital que realiza un conteo descendente desde un valor prefijado por el usuario, hasta llegar a cero.

2. ESPECIFICACIONES DEL DISEÑO

El temporizador diseñado cumple con las siguientes especificaciones:

1- El tiempo máximo a temporizar será de 99 minutos y 59 segundos.

2- El conteo será de manera decreciente y se debe de tener al llegar a cero.

3- Para la visualización del tiempo se utilizarán cuatro display 7 segmentos.

4- Debe poseer un pulsador para incrementar los segundos de manera manual.

5- Debe poseer un pulsador para decrementar los segundos de manera manual.

6- Debe poseer un pulsador para incrementar los minutos de manera manual.

7- Debe poseer un pulsador para decrementar los minutos de manera manual.

8- Debe tener un pulsador para resetear el temporizador en cualquier momento.

9- Debe tener un pulsador para detener o reiniciar el conteo en cualquier momento.

10- Debe tener una salida que indique el momento en que el temporizador llega a cero.

Conocidas las especificaciones del diseño se pueden definir las señales de entrada y salida del sistema:

- Señales de entrada:

• CLOCK_1s: Señal de reloj con frecuencia 1Hz.

• Min_down: Pulsador que al generar un flanco de subida decrementa en uno al contador de minutos.

• Min_up: Pulsador que al generar un flanco de subida incrementa en uno al contador de minutos.

• SEG_DOWN: Pulsador que al generar un flanco de subida decrementa en uno al contador de segundos.

• SEG_UP: Pulsador que al generar un flanco de subida incrementa en uno al contador de segundos.

• START_STOP: Pulsador que inicia o detiene el conteo al generar un flanco de bajada.

• CLEAR: Pulsador que resetea todo el temporizador al generar un flanco de bajada.

- Señales de salida:

• Parada: Señal que va a bajo cuando el temporizador llega a cero.

• SEG_A_ds hasta SEG_G_ds: Siete pines de salida activas en alta para el siete segmento de las décimas de segundo.

• SEG_A_s hasta SEG_G_s: Siete pines de salida activas en alta para el siete segmento de las centésimas de segundo.

• SEG_A_dmin hasta SEG_G_dmin: Siete pines de salida

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