Sumadores De Acarreo Adelantado Y Propagado

UNIVERSIDAD AUTONOMA DE OCCIDENTE.

PROYECTO DE LABORATORIO 2

Sumadores de acarreo adelantado y propagado

Diego Felipe Cortés Marín

Resumen: En el siguiente informe, se dará un completo análisis del funcionamiento, implementación y aplicación de dos sumadores binarios de con diferente lógica, para observar los tiempos de retardo de la salida en cada uno por el uso de compuertas digitales, y estos serán comprobados haciendo uso del software Max plus.

Introducción: Durante la aplicación de la fundamentación lógica de los circuitos integrados, se implementara, simulara y se darán a conocer dos formas diferentes de manipular acarreos en dos sumadores de diferente lógica, se analizaran las respuestas temporales de cada uno de estos sistemas.

Fundamentos Teóricos

Sumador medio (HA): El circuito combinacional que realiza la suma de dos bits se denomina sumador medio (HA). En la figura se observa la implementación con compuertas y el símbolo lógico del sumador medio. En el circuito las entradas son A y B (dos números de un Bit), y S corresponde al resultado de la suma y C el acarreo generado.

Figura1. Implementación y Símbolo lógico de un HA.

Sumador completo (FA): El circuito combinacional que realiza la suma de tres bits se denomina sumador completo (FA), El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. Por lo tanto las entradas A, B, denotan el primer sumando y C el acarreo generado por la suma anterior. Las salidas S y Cout representan el resultado de la suma y el acarreo de salida. Este circuito se puede implementar haciendo uso de dos sumadores medios y una compuerta OR conectada con el acarreo de salida de uno de los sumadores medios. En la figura se observa la implementación con compuertas y el símbolo lógico del sumador completo.

Figura2. Implementación y Símbolo lógico de un FA.

Tiempos de retraso.

Los circuitos integrados digitales son un conjunto de resistencias, diodos y transistores fabricados en una sola pieza de material semiconductor. La velocidad en que opera un circuito lógico determina q tan rápido el circuito puede completar una tarea; estos retrasos vienen dados por, retraso encontrado por la señal al transitar por una compuerta, y al número de compuertas que una señal encuentra desde el punto de entrada al circuito hasta la salida (camino lógico). En las compuertas de la familia TTL los retrasos dependen del hecho que los transistores requieren de un tiempo para cambiar su estado de corte a saturación, mientras que en la familia CMOS el retraso proviene no solamente del tiempo en los transistores cambiar de estado, sino también el tiempo que requiere la capacitancia de las compuertas del fan-out en cargarse y descargarse.

Planteamiento

Para poder registrar los retardos es necesario tener el circuito base para dicho planteamiento y el programa o herramienta para diseño y análisis para este problema será Máx plus

Ya obteniendo los fundamentos tenorios podemos decir de cómo está representado un sumador medio en compuertas lógicas. A continuación se mostrara la tabla de verdad generar una ecuación con base a la salidad y al el carri de salida.

A B Co S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

Figura 3. Ecuación del sumador HA

Al hacerlo en el programa se genera de la siguiente manera

Figura 1.1 macro de un HA

A partir de este podemos generar un FA pero también es necesario generar la tabla de verdad para dicho circuito.

A B Ci Co S

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

A partir de obtener la tabla de verdad podemos generar las ecuaciones de salida y de carri y así poder generar el macro de dicha función lógica.

Figura 4. Ecuación y interior de un sumador FA.

Figura 1.2 macro de un FA.

A partir de esta serie lógica podemos generar un sumador de 4 bits con acarreo propagado colocando cada FA en cascada.

Figura5. Sumador 4 bits con acarreo propagado a través de FA.

Figura1.3 Sumador 4 bits con FA

A partir de un sumador de cuatro bits puedo generarme uno de 16 bits o N bits que es el mismo procedimiento con el de 4 bits.

Figura 6. Circuito macro 16 bits acarreo propagado.

Figura 1.4 sumador 16 bits con FA

Recordemos que La desventaja del CPA es que se vuelve muy lento cuando se necesitan sumar muchos bits y lo bueno es que tiene una mayor sencillez en seguimiento del carri de cada implementación q se le va a dar.

Otra forma de generar un sumador es a través del acarreo adelantado que es una forma más útil, generando el acarreo aparte del la suma de los implementos de los sumadores totales parciales, a continuación vamos a generar un sumador total parcial a partir de la siguiente condición

a) son 1 lógico Cuando ambos bits Ai

Y Bi es 1 lógico. b) Cuando uno de los dos bits es 1 lógico y el acarreo de entrada (acarreo

De la etapa previa) es también 1

Lógico.

A

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