PROCESAMIENTO EN MEMORIA

VIII. PROCESAMIENTO EN MEMORIA

Mientras que la velocidad de una operación de suma básica y el reloj

frecuencia de los procesadores mejoró constantemente en la década de 1980 y

1990, la mejora en el desempeño del sistema

 estaba limitado por la velocidad de comunicación entre

el procesador y otros componentes del sistema. En

particular, la latencia de acceso a la memoria y la

el ancho de banda a la memoria no mejoró proporcionalmente.

Esto se denominó el muro de la memoria [48]. Uno de los

soluciones propuestas para combatir el problema del muro de la memoria en

la década de 1990 fue el procesamiento en memoria (PIM).  Los primeros PIM

arquitecturas, como Terasys [49], Execube [50], DIVA

[51], y VIRAM [52], propusieron la adición de

lógica especializada a los chips DRAM para que algún procesamiento

podría hacerse directamente en la memoria o asumir que todos

la memoria que necesita el procesador podría colocarse en el

mismo chip que el procesador. La idea principal era tomar

aprovechar el ancho de banda disponible colocando

memoria y procesamiento en el mismo chip en lugar de ser

restringido por el ancho de banda limitado a través del pin

interfaces de chips separados.

Muchas de estas propuestas mostraron un desempeño prometedor

y  eficiencia energética, pero no hicieron un gran

impacto, por dos razones principales. La primera fue que las DRAM

fueron construidas utilizando un proceso de tecnología DRAM que fue optimizado

para proporcionar alta densidad de DRAM a bajo costo, y

era diferente del proceso lógico-tecnológico centrado en

proporcionar transistores rápidos para chips de procesador. incorporando

la lógica del procesador en la tecnología DRAM resultó en procesadores

que eran considerablemente más lentos y menos densos en comparación

con el mismo diseño en tecnología lógica. con tecnología

escalando rápidamente mejorando el número y la velocidad de los procesadores,

jerarquías de caché SRAM más profundas mitigaron el

ancho de banda.

La segunda razón fue que el popular paradigma SMP,

mencionado anteriormente, permitió grandes grupos centralizados de

acceso a la memoria de manera uniforme y coherente por cualquier

 solo procesador en el sistema, y ​​para que dichos grupos sean

asignado de manera flexible entre múltiples procesadores; esto no fue

posible con PIM donde la cantidad de memoria visible para

un procesador en un solo dado era bastante limitado.

En lugar de trasladar la computación hasta la memoria,

uno podría imaginarse moviendo el cálculo a capas en el

sistema entre el procesador y la memoria. Una de esas ubicaciones

es el controlador de memoria, tradicionalmente un separado

chip implementado en tecnología lógica que realiza funciones

en apoyo de los chips de memoria DRAM, como la actualización

las celdas DRAM, dirigiendo los bits de dirección para evitar

celdas defectuosas en el chip, realizando la detección de errores y

corrección de errores y realización de autocomprobaciones. También han

ha habido propuestas para integrar otro tipo de funciones en el

controlador de memoria [53]. Las operaciones atómicas simples también son

realizado en el controlador de memoria en más avanzado

diseños Los sistemas de procesador de gama alta a menudo también agregan un nivel

de caché en el controlador de memoria [54].

Con la maduración de la tecnología de apilamiento 3-D, el procesamiento

en o cerca de la memoria es un área que está a punto de ver

progreso significativo. Direcciones de apilamiento tridimensionales

casi todas las deficiencias que se han asociado con

PIM en el pasado. Explotando una tercera dimensión, apilando

tiene el potencial de proporcionar una huella compacta para una gran

cantidad de DRAM. El apilamiento tridimensional también permite

a los troqueles de diferentes tecnologías para ser conectados a través de

vías de silicio (TSV) [55], que se pueden colocar considerablemente

más cerca que los pines de entrada/salida (E/S) en un paquete. Por lo tanto, 3-D

La tecnología promete proporcionar un aumento sustancial

ancho de banda entre la DRAM y los troqueles lógicos ubicados en

la misma pila. Cubo de memoria híbrido (HMC) de Micron [56]

es una de esas plataformas de memoria que aumenta drásticamente

la capacidad de la memoria mediante el apilamiento tridimensional de varios (4–8)

capas de troqueles DRAM , y conecta esta pila a un adicional

capa lógica base utilizando TSV (Fig. 5). La capa base

utiliza metal-óxido-semiconductor complementario

(CMOS) tecnología optimizada para la lógica, y contiene

el controlador de memoria, la lógica de autocomprobación integrada (BIST) y

interfaces con un procesador host u otras pilas HMC.

Los troqueles de La memoria  en una pila HMC se divide en

bloques, y todos los bloques en la misma ubicación física en todos

los troqueles se agrupan en una entidad llamada bóveda. A

controlador de bóveda correspondiente ubicado en la capa lógica

gestiona individualmente cada bóveda. Todos los controladores de bóveda son

interconectados entre sí y, a través de controladores de enlace,

a enlaces de E/S externos a través de una red interna.

La capa lógica en una estructura HMC proporciona un conveniente

punto donde se pueden realizar transformaciones de datos

en el contenido de la pila de memoria. Tales transformaciones

podrían filtrar datos antes de que se proporcionen a un host

procesador para su posterior procesamiento, lo que reduce el ancho de banda

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